台积电加速研发2到1nm工艺

　　我们现在使用的半导体大部分是硅基电路，问世已经60年了，多年来都是按照摩尔定律2年一次微缩的规律发展，但它终究是有极限的。台积电在突破5nm、3nm及未来的2nm之后，下一步就要进军1nm工艺了。

　　台积电一路高歌猛进：7nm工艺上独步天下，5nm工艺也正在量产，3nm工艺就在不远处，2nm工艺也正在蓝图上铺开……

　　在最新的2019年年报中，台积电确认5nm已经进入量产阶段，3nm正在持续研发，同时今年还会加快2nm(N2)的研发速度。

　　台积电透露，2019年已经在业内率先启动2nm工艺研发，并在关键的光刻技术上进行2nm以下技术开发的前期准备工作。

　　台积电从7nm工艺开始导入EUV极紫外光刻技术，5nm上也顺利转移，而且在3nm上展现了优异的光学能力和符合预期的良品率，所以在2nm和后续更先进工艺上，台积电将继续重点改善EUV技术的质量与成本。

　　对，注意成本两个字。

　　其实，对于3nm、2nm这些更先进的制程工艺，技术挑战还是次要的，最关键的是成本，因为随着半导体工艺的演进，不但台积电、三星这些代工厂需要投入动辄数百亿美元的资金用于研发、建厂，芯片设计公司也必须跟着烧钱，一方面是芯片设计难度的急剧增加，另一方面也要帮助代工厂均摊成本。

　　有数据显示，7nm工艺芯片的研发需要至少3亿美元的投资，5nm工艺上平均要5.42亿美元，3nm、2nm工艺还没数据，但起步10亿美元是没跑了，至少2nm工艺不会低于这个数。

　　根据台积电的规划，今年会量产5nm工艺，2022年则会量产3nm工艺，2nm工艺已经在研发中了，预计会在2024年问世。

　　2nm之后呢？台积电在日前的股东大会上也表态，正在研究2nm以下的工艺，正在一步步逼近1nm工艺。

　　1nm工艺不仅仅是这个数字看上重要，它还有更深的含义——1nm级别的工艺有可能是硅基半导体的终结，再往下走就需要换材料了，比如纳米片、碳纳米管等等，2017年IBM领衔的科研团队就成功使用碳纳米管制造出了1nm晶体管。

　　硅基半导体工艺的极限其实一直在突破，之前的说法中，10nm、7nm、5nm、3nm甚至2nm都被当做过硅基工艺的极限，现在来看还是一步步被突破了，如果不考虑台积电、三星在工艺命名上的营销套路的话。

　　

　　在2019年的Hotchips会议上，台积电研发负责人、技术研究副总经理黄汉森（Philip Wong）在演讲中就谈到过半导体工艺极限的问题，他认为到了2050年，晶体管来到氢原子尺度，即0.1nm。

　　关于未来的技术路线，黄汉森认为像碳纳米管（1.2nm尺度）、二维层状材料等可以将晶体管变得更快、更迷你；同时，相变内存（PRAM）、旋转力矩转移随机存取内存（STT-RAM）等会直接和处理器封装在一起，缩小体积，加快数据传递速度；此外还有3D堆叠封装技术。